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2009-03-31 01:00
xiaohui902#126.com;QQ:364448626,我会尽快回复的。
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2008-06-06 14:29
       电路板元件焊接好之后,经过了5天的调试,终于在答辩的前一天出来结果了,看着频谱仪上面的信号频谱,心里有说不出的高兴。现在想起来,调试真是一件很莫名其妙的事情。一开始是电路有问题,控制信号没有写进DDS中,导致没有信号输出,在修改电路的同时还修改程序,可能是在一次偶然的机会,控制字被写进DDS中了。但是由于我控制字设置的问题,本来很好的事情,由于一个比特的设置错误,导致DDS始终处于powerdown模式。这样导致我们以为是程序时序或者是电路的问题,把电路检查一遍又检查一遍,
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2008-04-21 16:33
           时间过得那叫一个快啊,一个月又晃过去了。毕设进行到了中期检查,其实就是填写个问卷而已,没有具体的事情。印制电路板画好之后给老师验收,老师觉得还行,就在原来的基础上再添加要求,和老师的不断交流中,电路板修改了好几次,慢慢的可以达到拿去叫别人制版的标准了。在电路板画好之后,老师又叫我画个放置电路板的屏蔽盒的结构图,要求用AUTOCAD来完成二维图纸的设计。又得学习新的软件了,AUTOCAD以前听过,是个很好的很强大的绘图软件,不过自己从来没有摸过,因
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2008-04-21 16:01
入对行跟对人

   在中国,大概很少有人是一份职业做到底的,虽然如此,第一份工作还是有些需要注意的地方,有两件事情格外重要,第一件是入行,第二件事情是跟人。第一份 工作对人最大的影响就是入行,现代的职业分工已经很细,我们基本上只能在一个行业里成为专家,不可能在多个行业里成为专家。很多案例也证明即使一个人在一 个行业非常成功,到另外一个行业,往往完全不是那么回事情,“你想改变世界,还是想卖一辈子汽水?”是乔布斯邀请百事可乐总裁约翰·斯考利加盟苹果时所说 的话,结果这位在百事非常成功的

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2008-04-21 15:59
         我有个有趣的观察,外企公司多的是25-35岁的白领,40岁以上的员工很少,二三十岁的外企员工是意气风发的,但外企公司40岁附近的经理人是很 尴尬的。我见过的40岁附近的外企经理人大多在一直跳槽,最后大多跳到民企,比方说,唐骏。外企员工的成功很大程度上是公司的成功,并非个人的成功,西门 子的确比国美大,但并不代表西门子中国经理比国美的老板强,甚至可以说差得很远。而进外企的人往往并不能很早理解这一点,把自己的成功90%归功于自己的 能力,实际上,外企公司随便换个中
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2008-04-21 15:50
001◎老鼠一发威,大家都是病猫。
002◎和一MM争论鲸鱼是不是鱼,最后我说“曰本人也带个人字”,她这才同意鲸鱼不是鱼。
003◎男人膝下有黄金,我把整个腿都切下来了,连块铜也没找着!
004◎春天我把玉米埋在土里,到了秋天我就会收获很多玉米。春天我把老婆埋在土里,到了秋天我就会…被枪毙!
005◎如果你看到面前的阴影,别怕,那是因为你的背后有阳光!

006◎踏遍青楼人未老,请用汇仁肾宝。

007◎听君一席话,省我十本书!

008◎0岁出场亮相,10岁天天向上。20岁远
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2008-04-16 20:02
在UE的菜单: 高级-》工具配置,然后点击插入按钮:
编译:
    1,在命令行中填入:cl %n%e   我们知道,dos下的cl命令用来编译源文件。后面的两个参数%n%e表示要编译的源文件的文件名。(注意每个字母必须是小写的,以下同)
    2,在工作目录中填入:%p
    3,在菜单项目名中填写编译,这个名字就是我们要设置的编译菜单项的名字。
    4,对于下
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2008-03-30 22:41

        不知不觉,两周的时间又过去了,这段时间主要的任务是进行PCB的绘制。在元件布局的过程中,除了先布置大的元件,重要的元件再布置小的外围的元件外还有一点就是在布局的过程中大元件周围的小电容电阻的方向一致,比如说南北方向竖着放,东西方向横着放,看起来整齐美观。布置元件的时候就要考虑后来的走线路径。

        今天突然发现了修改PCB板大小的方法,在design菜单下的board shape命令就可以修改了。在布线的过程中要注意的

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2008-03-19 09:44

      文献综述是对某一方面的专题搜集大量情报资料后经综合分析而写成的一种学术论文,它是科学文献的一种。文献综述是反映当前某一领域中某分支学科或重要专题的最新进展、学术见解和建议的它往往能反映出有关问题的新动态、新趋势、新水平、新原理和新技术等等。

要求同学们学写综述,至少有以下好处:
              ①通过搜集文献资料过程,可进一步熟悉科学文献的查找方法和资料的积累方法;在查找的过程中同

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2008-03-17 15:11

        在大概一周的时间里,主要完成了一件事情,那就是初步完成了测试用的VHDL程序代码。在做的过程中,初次体验到了软件跟硬件的紧密关系,没有硬件的支持,再好的代码也是没用的。原计划要花个一两周的时间专门来写的程序,结果两天就写好了,是我对他的估计错误,其实程序是很简单的,就是一个初始化和循环的状态。程序写好后,在quartusii下仿真,问题出来了,硬件资源不够用。给老师汇报之后,老师说叫我先优化一下程序再看看。我花了一个晚上和一个上午来修改程序,但是无论怎么

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悲哀,我也是做毕业设计的,我找verilog就来到你这了,我这个课题用到的verilog.fp...
 

前辈,毕业一年了,工作怎么样呢!!你好像毕设是搞DDs的,有资料能共享吗?
 

 
 
 
     


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