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2008-03-26 22:10

1 设计输入

       Quartus II软件中的工程由所有设计文件和与设计文件有关的设置组成。用户可以使用Quartus II原理图输入方式、文本输入方式、模块输入方式和EDA设计输入工具等表达自己的电路构想。FPGA设计是一个复杂的过程,项目的管理很重要,良好清楚的目录结构可以使工作更有条理性,提高工作效率。这里给出一个模板。

·project_name表示工程名称,该目录下存放工程所有相关的文件。

·core目录存放集成环境生成的各种ram、core、pll、rom的初始化列表等。

 
2008-03-26 17:07

概述

       在高新技术日新月异的今天,以HDL为语言来表达设计意图,以FPGA/CPLD作为硬件载体,以计算机作为设计开发工具,以EDA软件为开发环境,以ASIC、SOC、SOPC和IP核技术等为综合设计的方法,已成为硬件设计工程的主要特征。这一切促使FPGA/CPLD成为当今高级硬件工程师与IC工程师的必备技能。

       现场可编程逻辑阵列(FPGA)和复杂可编程逻辑器件(CPLD)都属于可编程逻辑器件。可编程逻辑器件指的是一切通过软件手段修改、配置器件内部

 
2008-03-14 20:39

        有了开发板,却不知该如何进行了。其实也不是无事可做,恰恰相反,要做的事情有很多,现在只是不知道该先做什么,后做什么的问题?主要原因应该是开发板一到,提供了很多学习资料,一时没了头绪,verilog基本上看个差不多了。现在直接从开发板提供的学习资料开始吧。现在来看一下都有哪些资源可用:

·FPGA设计应用实验指导手册.pdf,该手册相当不错,是熟悉quartus和verilog很好的资料。

·红色飓风系列FPGA视频教程,看过一点点,里面有许多东西是值得参考的。

 
2008-03-12 10:45

        在verilog中,用户可以定义任务和函数,而且它还内置了一些系统任务和系统函数用于实现某些特定的操作。此外,本章还将介绍一些语法概念,如层次结构、VCD文件和信号强度等。

5.1 任务

       任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的,而且只有在调用时才执行,如果定义了任务,但是在整个过程中都没有调用它,那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作

 
2008-03-11 16:55

概述

      行为级模型是使用行为建模方法实现的,这种描述主要考虑一个模块的抽象功能描述,而不考虑其具体实现(具体电路结构由综合工具得到);门级模型是对电路的具体描述,主要是描述与、或、非等基本电路的连接方式;开关级建模则更加接近“底层”,它把最基本的MOS晶体管连接起来实现电路功能。

       门级建模和开关级建模在verilog中都属于结构建模方法,因为它们的建模风格都是对电路结构的具体描述。结构建模简单说就是把需要的

 
2008-03-09 21:23

verilog有两种建模方法:行为建模和结构建模。

结构建模作为一种比较“底层”的方法,是对电路具体结构的描述;而行为建模的描述非常像C语言,是对电路功能的描述,不涉及具体结构。

3.1 数据流行为建模

      数据流模型是一种比较简单的行为模型,它只有一种形式,即使用关键词“assign”引导的一条连续赋值语句,其赋值目标只能是线网,而且这种赋值行为没有任何附加的判断条件。通常,描述组合逻辑电路的行为最好使用连续赋值语句建模。

3.1.1

 
2008-03-08 14:21

1. 常量

verilog有四种基本值:

·0表示逻辑0或“假”;

·1表示逻辑1或“真”;

·x表示未知;

·z表示高阻。

x和z在这里是不分大小写的。也就是说,0x1z和0X1Z是相同的。

1.1 整型常量

      整形常量即整数,Verilog的整数有两种书写格式:

·十进制数格式和基数格式。

(1)十进制数格式是一个可以带正负号的数字序列,代表一个有符号数。

(2)基数格式的数通常都是

 
2008-03-08 12:08

什么是verilog HDL?

       verilog是一种硬件描述语言,可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外,verilog提供了编程语言接口,通过该接口用户可以在模拟、验证期间从外部访问设计,包括模拟的具体控制和运行。

       verilog不仅定义了语法,而且对每个语法结构都定义了清晰的模拟、仿真语义。因此,用这种语

 
2008-03-07 21:16

      要做硬件了,想学FPGA,希望老师能给买个开发板。

      最近总玩,学习也不顺利,得赶快找导师买开发板,然后和ARM说拜拜。

      又得经历一遍从无到有的过程,难免焦头烂额的。

      (1)赶紧借几本verilog HDL的书,然后像去年那样,写读书笔记。一周之内搞定verilog HDL。

      (2)先来看一下自己手头上有那些资料吧:

  

 
2008-02-26 09:45

       开学了,早来了一周,也没干什么正事。

      小强已经把MiniGUI移植成功了,我这里也没什么进展。

       脑子比较乱,整理一下思路:(1)是否把小强做过的东西再重复一遍?是,不会就让小强帮忙。脚踏实地才行,不求跳跃式发展。(2)用自己的文件系统?试一试吧,这才有挑战性。争取一周搞定。

 
     
 
 
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